چکیده:
در بسیاری از طرح های با کارآیی بالای جدید، اهمیت نشت توان مصرفی قابل مقایسه با سرعت کلیدزنی است. گزارش شده است 40% یا حتی بیشتر توان مصرفی کل ناشی از نشت ترانزیستورها می باشد. این درصد با مقیاس بندی تکنولوژی افزایش می یابد مگر اینکه تکنیک های موثری برای کنترل نشتی معرفی گردد، هدف از این مطالعه بهینه سازی و طراحی تکنیک های جدید برای کنترل جریان نشتی درین القاء شده از گیت (GIDL) و به دنبال آن کاهش نشت توان است.
مقدمه:
با پیشرفت سریع در فناوری ساخت افزاره های نیمه هادی، چگالی تراشه ها و سرعت آنها افزایش یافته است. کنترل توان مصرفی در افزاره های قابل حمل مسئله ای اساسی است. توان مصرفی بالا طول عمر باتری موجود در این افزاره ها را کاهش می دهد. کاهش توان تلفاتی حتی برای افزاره های غیرقابل حمل، نیز مهم می باشد زیرا افزایش توان تلفاتی منجر به افزایش چگالی بسته بندی و هزینه های خنک سازی می شود.
افزاره های الکترونیکی قابل حمل به علت پیچیدگی ساختار، بیش از یک تک تراشه VLSI را به خود اختصاص می دهند. بیشتر توان تلفاتی در یک افزاره الکترونیکی قابل حمل، شامل مولفه های غیر دیجیتال است. تکنیک های موثر برای کاهش توان تلفاتی در چنین سامانه هایی که مربوط به قطع یا کاهش مولفه های نشتی است مدیریت توان دینامیک خوانده می شود. در سامانه های قدیمی ممکن است چندین طرح مدیریت توان دینامیک استفاده شود که یکی کردن آنها کار دشواری است و ممکن است نیاز به تکرار خیلی از طرح ها و اشکال زدایی داشته باشد. توان تلفاتی IC مولفه های مختلفی دارد و به نوع عملکرد مدار وابسته است.
اولا، کلیدزنی یا مولفه توان دینامیک در طول مد فعال عملکرد، غالب می شوند. ثانیا، دو منبع نشت اولیه وجود دارد: نشت فعال و نشت حالت انتظار. نشت حالت انتظار ممکن است با تغییر با یاس بدنه یا قطع متناوب توان کوچکتر از نشت فعال شود.
کاهش ولتاژ (VDD) شاید موثرترین روش ذخیره توان به علت وابستگی مربعی توان فعال مدار دیجیتال به منبع ولتاژ باشد. متاسفانه، کاهش VDD، سرعت افزاره را کاهش می دهد زیرا ولتاژ راه انداز گیت، VGS- , VT کاهش می یابد. برای مقابله با این مشکل، یک بهینه سازی روی VDD انجام شده و کمترین کاهش VDD برای اغناع کردن احتیاجات سرعتی مدار به کار گرفته می شود. کاهش منابع ولتاژ، در هر تولید تکنولوژی به کاهش توان تلفاتی دینامیک مدارهای منطقی CMOS کمک می کند. کاهش منابع ولتاژ، تأخیر گیت ها را افزایش می دهد مگر اینکه ولتاژ آستانه ترانزیستورها نیز کاهش یابد که این نیز موجب افزایش جریان نشتی ترانزیستورها می شود. در نتیجه کاهش VDD تلفات توان دینامیک را کاهش می دهد ولی تلفات توان استاتیک را زیاد می کند. بنابراین یک مصالحه واضح بین نشت حالت خاموش (توان استاتیک) و توان فعال (توان دینامیک) برای کاربردهای مشخص وجود دارد، که منجر به دقت در انتخاب VT و VDD می شود. مجتمع سازی افزاره منجر به ترکیب بسیاری از وظایف روی یک تراشه می شود، بنابراین فهم نقطه بهینه و قابل کاربرد VT و VDD برای همه بلوک های مداری روی یک تراشه سخت و مشکل می باشد. در نتیجه، تکنیک های طراحی، می توانند با بلوک های مداری تغییر کنند.
تعداد صفحه : 106
سمینار ارشد برق بررسی جریان نشتی درین القاء شده از گیت GIDL و کاهش نشت توان با کنترل GIDL در ترانزیستور MOSFET