موضوع فارسی :معماری نوین برای اسکن همراه در قدرت پایین تست مدارات
موضوع انگلیسی :<!--StartFragment -->
A Novel Architecture for Scan Cell in Low Power Test Circuitry
تعداد صفحه :6
فرمت فایل :PDF
سال انتشار :2015
زبان مقاله : انگلیسی
چکیده
در طول دهه VLSI صنعت ساخت گذشته شکوفایی بسیار سریع باشد. در حال حاضر روز صدها و هزاران نفر از میلیون ها ترانزیستور هستند که بر روی یک تراشه گنجانیده شده است. به عنوان طراحی پیچیدگی مدار افزایش مدارات آزمون نیز پیچیده تر شد. این مدار تست پیچیده به شدت تاکید به بررسی قابلیت های CUT (مدار تحت تست). در مقایسه با حالت نرمال و عملکردی، اتلاف انرژی در طول حالت تست بسیار بالاتر است. تلفات توان در طول آزمایش بیش از دو برابر در مقایسه با حالت نرمال و عملکردی است. بزرگ حجم داده ها تست و مصرف برق بالا مشکلات اصلی در طراحی برای آزمون پذیری هستند. این مصرف برق بیش از حد است که عمدتا به تعویض از سلول های اسکن. روش پیشنهادی در این مقاله را کاهش می دهد فعالیت سوئیچینگ در سلول اسکن وجود دارد توسط مصرف برق در طول آزمایش می توان کاهش داد. در معماری سلول اسکن پیشنهاد برخی از بیکار فلیپ فلاپ در طول اسکن با استفاده از یک سیگنال کنترل غیر فعال هستند. با غیرفعال کردن بیکار فلیپ فلاپ می تواند توسط یک سیگنال کنترل خارجی و یا با هر سیگنال داخلی امکان پذیر است. مصرف برق بیش از حد در طول آزمایش ممکن است تخریب عملکرد و هزینه سیستم بالا شود. این مشکلات را می توان با معماری همراه اسکن پیشنهاد حذف شده است.
دانلود مقاله ISI معماری نوین برای اسکن همراه در قدرت پایین تست مدارات
